【半導体】エレファンテック、半導体パッケージ基板の配線微細化をCuナノ粒子インクとインクジェットで実現する新製法DS-SAPを開発

　エレファンテックは、半導体パッケージ基板の新製法であるDS-SAPを開発した。配線シードとビアシードを別で形成することで、これまでより配線シードを薄くすることで微細化に貢献すると同時に、ビアの高アスペクト化にも貢献する。より高密度な半導体パッケージングを可能にすることで、AI向け半導体の計算能力向上に貢献する。

背景

　AI向け計算能力拡大の要求に対し、半導体パッケージングが計算能力拡大の大きなドライバーとなっています。その中で重要なコンポーネントの1つが半導体パッケージ基板であり、GPU/CPUの計算能力拡大に伴って、これまでより微細・高密度な配線形成が必要とされている。この技術は、これまで半導体パッケージ基板のビルドアップ層製造に使われてきたSemi Additive Process（SAP）を改良することで、さらなる配線の微細化を可能にする。

デュアルシードセミアディティブプロセス（DS-SAP™）

　SAP法では、積層・穴あけ後、無電解銅めっき等で銅シード形成を行い、パターンめっきした後、最後にシード層を除去することでパターニングを行う。このシード層除去工程の際、副作用として配線パターンも同時に削れてしまうため、シード層が厚ければ厚いほど配線パターンへのダメージが大きく、微細化が困難になる。一方で、SAPでは表面とビア内の両方に同時にシードを形成する必要があり、シード層を薄く形成しようとすると、表面は良くとも、ビア内、特にビア奥でシード形成が不十分になってしまい不良となってしまうという課題があった。

　これは、「シードが析出しやすいが薄くしたい表面」「シードが析出しづらいが確実につけたいビア内」に同時にシード形成を行う限り、逃れることができないトレードオフと考えられてきた。

　銅社が開発したデュアルシードセミアディティブプロセス（DS-SAP）は、表面シード形成とビア内シード形成を分けて行うことで、このトレードオフから解放され、飛躍的な改善を実現した。DS-SAPは、まず表面に無電解銅めっきやPVDなどで可能な限り薄膜のシード形成を行う。この時点ではビア内はシードが不十分な状態だが、ビア内にCuナノ粒子インクを塗布することで、シード形成を行う。

　同社はこの技術を、ビア内に均一な膜を形成することができるCuナノ粒子インク技術と、狙ったところにだけ塗布できるインクジェット技術によって実現した。

DS-SAPの適用

　DS-SAPは、化学銅めっきと組み合わせるプロセス、PVDと組み合わせるプロセス、の2種類のプロセスで実現可能。

　その2種類のうち、例としてPVDと組み合わせた場合について以下に示す。以下は、PVDでシードを形成した断面画像。表面には厚くシード形成されているにも関わらず、ビア内はシードが途切れていることが見て取れる。

DS-SAPのメリット

　同社はDS-SAPによって、半導体パッケージ基板に対して以下のようなメリットを提供できると考えている。

• 配線L/Sの微細化
• 高アスペクトビアの実用化による配線密度向上
• ファンアウト効率上昇による層数削減

DS-SAPのメリット

　既に同社はこの技術について複数のAI半導体メーカーおよび半導体パッケージ基板メーカーと検証を進めている。同社はこの技術の実現に必要な銅ナノ粒子インク及びインクジェット印刷装置を提供することで、この技術を広め、AI向け計算能力の拡大に貢献する考えだ。